ムーアの法則は本当に終わったのか？——半導体進化の50年とその先

「集積回路上のトランジスタ数は約2年ごとに倍増する」——1965年にゴードン・ムーアが予測したこの法則は、半導体産業の羅針盤として半世紀以上機能してきた。しかし近年、物理的限界の壁が迫り「ムーアの法則は死んだ」という声が繰り返し上がる。本当に終わったのか。それとも形を変えて生き延びているのか。

ゴードン・ムーアの「予言」——1965年の論文

1965年4月19日、Electronics誌に掲載された短い論文。Fairchild Semiconductorの研究者ゴードン・ムーアは、集積回路の製造コストが最小になるトランジスタ数が毎年倍増していることを指摘し、この傾向が少なくとも10年は続くだろうと予測した。

当時の最先端チップには約60個のトランジスタが載っていた。ムーアの予測通りなら、1975年には65,000個になる計算だ。結果は？ 1975年のIntel 8080プロセッサに搭載されたトランジスタは約6,000個。ムーアは1975年に予測を修正し、倍増周期を「2年ごと」に変更した。

年	プロセッサ	トランジスタ数	プロセスノード
1971	Intel 4004	2,300	10μm
1978	Intel 8086	29,000	3μm
1989	Intel 486	120万	1μm
1999	Pentium III	950万	250nm
2006	Core 2 Duo	2.9億	65nm
2015	Skylake	17.5億	14nm
2023	[Apple](/tag/apple) M3 Max	920億	3nm
2025	[NVIDIA](/tag/nvidia) B200	2,080億	4nm

数字だけ見れば、ムーアの法則は依然として有効に見える。しかし、その裏側で起きていることは劇的に変わった。

物理限界との戦い——原子10個分の壁

現在の最先端プロセスノードは3nm。シリコン原子の直径は約0.2nmなので、配線幅は原子約15個分しかない。ここまで微細化すると、古典的な物理法則が通用しなくなる。

最大の敵は量子トンネル効果だ。配線が細くなりすぎると、電子が絶縁体の壁をすり抜けてしまう。これはトランジスタのオン/オフの区別を曖昧にし、消費電力の増大とエラー率の上昇を招く。5nm以下の世界では、トランジスタの構造そのものを再発明する必要があった。

構造	登場時期	特徴
プレーナー型	〜2011年	平面的な構造。リーク電流が問題に
FinFET	2012年〜	3次元のフィン構造で電流制御を改善
GAA（Gate-All-Around）	2022年〜	ナノシートをゲートが完全に包囲
CFET	2027年〜（予定）	PMOSとNMOSを垂直に積層

「終わった」と言われ続けた[歴史](/tag/history)

実はムーアの法則が「終わった」と宣言されるのは、今回が初めてではない。1990年代には「100nmの壁は超えられない」と言われた。2000年代には「リーク電流の問題で微細化は限界」と報じられた。2010年代には「10nm以下は物理的に不可能」という論文が多数発表された。しかしそのたびに、新しい材料、新しい構造、新しい露光技術が壁を突破してきた。

EUV（極端紫外線）リソグラフィはその象徴だ。波長13.5nmの光を使い、従来のArF液浸露光では不可能だった微細パターンを刻む。ASMLが独占供給するEUV露光装置は1台あたり約2億ドル。半導体工場の建設費は200億ドルを超える。ムーアの法則を維持するコストは、天文学的に膨らんでいる。

ムーアの法則の「変身」——性能はどこへ向かうか

トランジスタ密度の向上が鈍化する一方で、性能向上は別の軸にシフトしている。チップレット技術は複数の小さなダイを一つのパッケージに統合することで、歩留まりの問題を回避しながら全体のトランジスタ数を増やす。AMDのZen 4アーキテクチャやAppleのM3 Ultraは、この手法の成功例だ。

3D積層はもう一つの革新だ。トランジスタを平面ではなく垂直方向に積み重ねることで、フットプリントを変えずに密度を上げる。TSMCのSoIC技術は、チップを10層以上積層することを可能にする。

ムーアの法則は「死んだ」のではなく、2次元の微細化から3次元の積層へ、単一チップからチップレットの集合体へと「変態」したと見るほうが正確だろう。半導体の進化が止まるとき、それはコンピューティングの進化が止まるときだ——その日は、まだ来ていないのだろうか？