「集積回路上のトランジスタ数は約2年ごとに倍増する」——1965年にゴードン・ムーアが予測したこの法則は、半導体産業の羅針盤として半世紀以上機能してきた。しかし近年、物理的限界の壁が迫り「ムーアの法則は死んだ」という声が繰り返し上がる。本当に終わったのか。それとも形を変えて生き延びているのか。
この記事のポイント
- ムーアの法則は1965年提唱、1975年に2年倍増へ修正された半導体産業の羅針盤である
- 3nm世代では配線幅が原子15個分となり、量子トンネル効果が最大の物理的障壁となる
- FinFETからGAA、2027年予定のCFETへとトランジスタ構造そのものが再発明されてきた
- EUV露光装置1台2億ドル、工場建設費200億ドル超と維持コストは天文学的に膨らむ
- 密度向上は鈍化しつつも、チップレットや3D積層が性能向上の主軸へシフトしている
ゴードン・ムーアの「予言」——1965年の論文
1965年4月19日、Electronics誌に掲載された短い論文。Fairchild Semiconductorの研究者ゴードン・ムーアは、集積回路の製造コストが最小になるトランジスタ数が毎年倍増していることを指摘し、この傾向が少なくとも10年は続くだろうと予測した。
当時の最先端チップには約60個のトランジスタが載っていた。ムーアの予測通りなら、1975年には65,000個になる計算だ。結果は？ 1975年のIntel 8080プロセッサに搭載されたトランジスタは約6,000個。ムーアは1975年に予測を修正し、倍増周期を「2年ごと」に変更した。
| 年 | プロセッサ | トランジスタ数 | プロセスノード |
|---|---|---|---|
| 1971 | Intel 4004 | 2,300 | 10μm |
| 1978 | Intel 8086 | 29,000 | 3μm |
| 1989 | Intel 486 | 120万 | 1μm |
| 1999 | Pentium III | 950万 | 250nm |
| 2006 | Core 2 Duo | 2.9億 | 65nm |
| 2015 | Skylake | 17.5億 | 14nm |
| 2023 | Apple M3 Max | 920億 | 3nm |
| 2025 | NVIDIA B200 | 2,080億 | 4nm |
数字だけ見れば、ムーアの法則は依然として有効に見える。しかし、その裏側で起きていることは劇的に変わった。
物理限界との戦い——原子10個分の壁
現在の最先端プロセスノードは3nm。シリコン原子の直径は約0.2nmなので、配線幅は原子約15個分しかない。ここまで微細化すると、古典的な物理法則が通用しなくなる。
最大の敵は量子トンネル効果だ。配線が細くなりすぎると、電子が絶縁体の壁をすり抜けてしまう。これはトランジスタのオン/オフの区別を曖昧にし、消費電力の増大とエラー率の上昇を招く。5nm以下の世界では、トランジスタの構造そのものを再発明する必要があった。
| 構造 | 登場時期 | 特徴 |
|---|---|---|
| プレーナー型 | 〜2011年 | 平面的な構造。リーク電流が問題に |
| FinFET | 2012年〜 | 3次元のフィン構造で電流制御を改善 |
| GAA（Gate-All-Around） | 2022年〜 | ナノシートをゲートが完全に包囲 |
| CFET | 2027年〜（予定） | PMOSとNMOSを垂直に積層 |
「終わった」と言われ続けた歴史
実はムーアの法則が「終わった」と宣言されるのは、今回が初めてではない。1990年代には「100nmの壁は超えられない」と言われた。2000年代には「リーク電流の問題で微細化は限界」と報じられた。2010年代には「10nm以下は物理的に不可能」という論文が多数発表された。しかしそのたびに、新しい材料、新しい構造、新しい露光技術が壁を突破してきた。
EUV（極端紫外線）リソグラフィはその象徴だ。波長13.5nmの光を使い、従来のArF液浸露光では不可能だった微細パターンを刻む。ASMLが独占供給するEUV露光装置は1台あたり約2億ドル。半導体工場の建設費は200億ドルを超える。ムーアの法則を維持するコストは、天文学的に膨らんでいる。
ムーアの法則の「変身」——性能はどこへ向かうか
トランジスタ密度の向上が鈍化する一方で、性能向上は別の軸にシフトしている。チップレット技術は複数の小さなダイを一つのパッケージに統合することで、歩留まりの問題を回避しながら全体のトランジスタ数を増やす。AMDのZen 4アーキテクチャやAppleのM3 Ultraは、この手法の成功例だ。
3D積層はもう一つの革新だ。トランジスタを平面ではなく垂直方向に積み重ねることで、フットプリントを変えずに密度を上げる。TSMCのSoIC技術は、チップを10層以上積層することを可能にする。
ムーアの法則は「死んだ」のではなく、2次元の微細化から3次元の積層へ、単一チップからチップレットの集合体へと「変態」したと見るほうが正確だろう。半導体の進化が止まるとき、それはコンピューティングの進化が止まるときだ——その日は、まだ来ていないのだろうか？
ムーアの法則の終焉が業界に与える影響
ムーアの法則の鈍化は、半導体業界だけでなく、ソフトウェア業界全体に波及する。
| 領域 | 影響 |
|---|---|
| クラウド | 計算コストの低下が止まる、価格戦略の見直し |
| AI開発 | モデルサイズの単純拡大が物理的限界に近づく |
| コンシューマーPC | 新世代の性能向上が小さくなり、買い替え需要が減退 |
| 組み込み・IoT | 低消費電力での高性能を求める設計圧力が増す |
「とにかく1〜2年待てば自動で性能が2倍」という時代は終わりつつある。これからは、ハードウェアの工夫とソフトウェアの最適化を両輪で回さないと、性能向上は得られない。
専用チップ時代の到来
汎用CPUの性能向上が鈍るなか、ワークロード別の専用チップが台頭している。
| 領域 | 専用チップの例 |
|---|---|
| AI推論・学習 | NVIDIA H100/B200、Google TPU、AWS Trainium |
| 動画エンコード | Apple Media Engine、Intel QuickSync |
| 暗号化 | AES-NI、ARM Cryptography Extensions |
| 音声処理 | Apple Neural Engine、各種DSP |
「ジェネリックなコンピュータが万能」という前提は、徐々に「目的別チップを束ねたヘテロジニアスコンピューティング」へ移行している。Apple Silicon、Tesla Dojo、Amazon Graviton——いずれも、自社ワークロードに特化したチップ設計の例だ。
ソフトウェアエンジニアへの示唆
ハードウェアの「無料の昼食」が終わるとき、ソフトウェアエンジニアは何を意識すべきか。
| 意識したい技術 | 意味 |
|---|---|
| 並列処理 | マルチコア・GPUを使い切るプログラミング |
| 低レベル最適化 | キャッシュ効率、メモリレイアウトへの配慮 |
| 専用ハードウェア活用 | GPU、TPU、Neural Engineを直接呼び出す |
| アルゴリズム工夫 | O(n²)からO(n log n)への改善が直接効く |
20年前、エンジニアは「コードを書けば、来年のCPUが速くしてくれる」と思っていた。今は「ハードウェアの特性を理解し、それに合わせて書く」ことが、性能を引き出す鍵になっている。
次の10年の展望
2030年代の半導体は、3つの方向で進化する可能性が高い。第一に、3D積層がさらに進み、垂直方向のトランジスタ密度が桁違いに上がる。第二に、量子コンピューティングが特定の問題で実用レベルに達する。第三に、光コンピューティングや神経模倣型チップなど、新しいパラダイムが商業化される。
ムーアの法則が「終わる」のではなく、「変身」しながら続く。半導体の進化は人類の知性の拡張そのものであり、その物語は、次の章を待っている。
日本企業のポジション
ムーアの法則の鈍化は、日本の半導体産業にとってチャンスでもある。微細化レースでは台湾TSMC・韓国Samsung・米Intelに大きく水をあけられた日本だが、後工程（パッケージング、検査）や材料分野では世界トップクラスの技術を持つ。RapidusやTSMC熊本工場の本格稼働は、こうした強みを活かす機会にもなる。3D積層やチップレットの時代になるほど、後工程と材料の重要性が高まる。半導体の主戦場が変わるとき、競争順位も入れ替わる可能性がある。
よくある質問
Q. ムーアの法則は本当に終わったのか
A. トランジスタ数の倍増という観点では依然として成立している。ただし微細化の経済合理性は崩れつつあり、性能向上の主軸はチップレットや3D積層など別の軸へ移行している。
Q. 3nm以下で何が物理的に問題なのか
A. 配線幅が原子15個分まで縮小し、量子トンネル効果で電子が絶縁体を通り抜ける。これがオンオフの境界を曖昧にし、消費電力増大とエラー率上昇を招く。
Q. 次世代のトランジスタ構造とは何か
A. 現行はGAA（Gate-All-Around）でナノシートをゲートが包囲する構造だ。2027年以降はPMOSとNMOSを垂直に積層するCFETの実用化が予定されている。
